Ja, es ist schon verrückt, welche automatischen Spannungen Boards mit EXPO und XMP verwenden. Das ist schon lange ein Problem, bei dem sie sie einfach maximal ausreizen oder sogar über das hinausgehen, was sicher ist, wie es in der Vergangenheit mit XMP und der VCCSA-Spannung der Fall war. Vielleicht sogar noch heute?
Sie wollten schon immer so viel Spannung wie möglich durchdrücken, wie sie dachten, dass sie damit durchkommen könnten, und lange Zeit weigerte ich mich, überhaupt mit aktiviertem XMP zu booten (ging direkt zu manuellen Einstellungen), nachdem ich gesehen hatte, wie einige meiner P45-Boards versuchten, 1,65 V durch den MCH zu schicken, wenn XMP aktiviert war.
AMD hatte jedoch gerade sein großes Fiasko mit übermäßiger Raphael(-X) vSOC (was anfangs eindeutig unsicher war, da viele Boards VDD, VDDQ, VDDIO
und VSOC alle auf die gleiche Spannung einstellten, oft über 1,4 V) und vermied knapp einen langwierigen PR-Albtraum durch schnelle AGESA-Updates, die die zulässige vSOC drastisch reduzierten. Ich erwarte, dass AMDs Reaktion hier, die 150 mV von dem, was die meisten Boards einstellen konnten, wegnahm, aggressiv genug war, um zu verhindern, dass so etwas auf dieser Plattform noch einmal passiert.
Natürlich muss dies gegen den Druck von Speicher- und Board-Herstellern abgewogen werden, die sicherstellen wollen, dass ihre teuren Produkte irgendeinen wahrnehmbaren Vorteil bieten und genug Spannung erhalten, um bei der von ihnen beworbenen Einstellung stabil zu sein, aber die schnellsten Kits, die 1:1 UCLK:MCLK out-of-the-box ausführen, sind 6000 MT/s, und selbst schwache Raphael/Granite Ridge-Samples können 6000 MT/s 1:1 mit ~1,2 vSOC schaffen. High-End-Kits, einschließlich der neu unterstützten 8000 MT/s EXPO-Sachen, sind 1:2, wobei der Speichercontroller mit halber Geschwindigkeit läuft, was noch weniger vSOC benötigt. Ich bezweifle also, dass der Grund für das 1,3-V-Limit darin bestand, Dritte zu besänftigen, und vermute, dass es dazu dient, AMDs eigene Margen zu schützen.
Dann, wie Sie sagten, müssen Sie auch die Loadline-Einstellungen berücksichtigen, Sie haben Überschwinger und Unterschwinger während Lastspitzen und darüber hinaus sogar Unterschiede zwischen dem, was im Bios ausgewählt wird, und dem, was der Chip tatsächlich empfängt, wenn man ein Oszilloskop auf das Mobo legt, selbst für den IO-Die, da er im Grunde selbst ein PU ist, ähnlich wie der CPU-Die.
IMO, ich denke, das sind genug Gründe, um sich bei der Annäherung an die maximal sicheren (angenommenen) Spannungen ziemlich konservativ zu verhalten. Das ist, wenn man die CPU eine Weile behalten möchte
Das Problem bei dem Versuch, externe Spannungsmessungen an diesen Teilen vorzunehmen, ist, dass es eine erhebliche Impedanz vom Sockel zum Die gibt und keine physische Möglichkeit, Spannungen auf dem Die zu messen, außer den SVI3-Sensoren. Selbst das direkte Anschließen eines Oszilloskops an die Sockel-Pins kann nur so viel darüber verraten, was der SOC tatsächlich bekommt.
AMD muss einige VRM-Spielereien annehmen und dass die Board-Hersteller den niedrigeren SVI3-Wert verwenden, wenn sie sich an irgendwelche Grenzwerte halten (und die CPU kann ohnehin nur die SVI3-Werte direkt lesen), was darauf hindeutet, dass sie bereits in vernünftigen Margen gearbeitet haben. Wenn die Messwerte des VRM-Sensors ziemlich nahe an dem liegen, was ich an den Ausgangsfilterkondensatoren oder der Rückseite des Sockels messen kann, die SVI3-Messwerte mäßig niedriger sind und sie alle unter Last abnehmen, sieht für mich nichts verdächtig aus und ich werde mir keine allzu großen Sorgen über Transienten machen.
Wie auch immer, ich widerspreche Ihrer Begründung oder Empfehlung nicht, sondern erläutere nur meine eigene.