Es gibt diesen Leitfaden: MemTestHelper/DDR4 OC Guide.md at oc-guide · integralfx/MemTestHelper
Obwohl er für DDR4 geschrieben wurde und die spezifischen Timing-Empfehlungen nicht wirklich gelten, bleibt das Prinzip und die Reihenfolge der Straffung der Timings gleich (ein Timing nach dem anderen senken, Stabilität testen, wiederholen).
Hier sind die Änderungen in Bezug auf DDR5 OC auf Intel-CPUs:
VDD/VDDQ: 1,35 V
tCL 11 ns
tRCD 13 ns
tRP 13 ns
tRAS 13 ns
tRFC 130 ns
tRFCpb 90 ns
Beachten Sie, dass ich diese Werte in absoluter Zeit aufgelistet habe und Sie sie mit der tatsächlichen Frequenz multiplizieren müssen, um ein vorgeschlagenes Timing zu erhalten.
Beispiel: tCL bei DDR5-5600
DDR5-5600 hat eine tatsächliche Frequenz von 2,8 GHz
tCL wird 11 ns vorgeschlagen
tCL in Ticks = 11 ns * 2,8 GHz = 30,8
Auf die nächste 2er-Potenz aufgerundet, erhalten wir tCL 32 als Ausgangspunkt.
Für den Rest der Timings erhalten wir dann
tRCD 37
tRP 37
tRAS 37
tRFC 364
tRFCpb 252
Ich verwende hier GigaHertz, weil Giga (10^9) Nano (10^-9) ergänzt, sodass ich nicht mit 1000 multiplizieren oder dividieren muss
Ich hoffe, das ist zumindest etwas hilfreich für Sie.
Obwohl er für DDR4 geschrieben wurde und die spezifischen Timing-Empfehlungen nicht wirklich gelten, bleibt das Prinzip und die Reihenfolge der Straffung der Timings gleich (ein Timing nach dem anderen senken, Stabilität testen, wiederholen).
Hier sind die Änderungen in Bezug auf DDR5 OC auf Intel-CPUs:
- tCL muss ein Vielfaches des Übersetzungsverhältnisses sein, in Gang 2 bedeutet das, dass es eine gerade Zahl sein muss, während Gang 4 bedeutet, dass es ein Vielfaches von 4 sein muss
- tRCD und tRP sind jetzt separate Timings
- tREFI kann jetzt bis zu 262143 laufen, dies ist das einzige Timing, bei dem höher = besser ist.
- Tertiäre Timings für Intel auf DDR5 sind jetzt mindestens 7 und nicht 4.
- Aufgrund der erhöhten Anzahl von Bänken auf DDR5 haben _dg-Timings einen erheblichen Einfluss auf die Leistung, _sg-Timings machen nicht den gleichen Unterschied.
- tRFCpb / tRFCsb ist ein neues Timing, das eine einzelne Bank aktualisiert, wodurch die CPU weiterhin auf den Speicher zugreifen kann, während Daten aktualisiert werden. Das Anziehen funktioniert ähnlich wie tRFC.
- Einige Testmem5-Presets funktionieren besser als andere, ironischerweise habe ich festgestellt, dass 1usmus_v3 recht gut funktioniert.
- tWR wird durch tWRPRE und tWRPDEN gesteuert, wenn Sie eine Formel wünschen: tWR = tWRPDEN - (tCWL + 8)
- tWTR_S und tWTR_L werden durch tWRRD_dg bzw. tWRRD_sg gesteuert. tWRRD_dg und _sg können einen erheblichen Einfluss auf die Leistung haben, und sie können oft nur 2-6 Ticks von den Standard-Timings anziehen.
VDD/VDDQ: 1,35 V
tCL 11 ns
tRCD 13 ns
tRP 13 ns
tRAS 13 ns
tRFC 130 ns
tRFCpb 90 ns
Beachten Sie, dass ich diese Werte in absoluter Zeit aufgelistet habe und Sie sie mit der tatsächlichen Frequenz multiplizieren müssen, um ein vorgeschlagenes Timing zu erhalten.
Beispiel: tCL bei DDR5-5600
DDR5-5600 hat eine tatsächliche Frequenz von 2,8 GHz
tCL wird 11 ns vorgeschlagen
tCL in Ticks = 11 ns * 2,8 GHz = 30,8
Auf die nächste 2er-Potenz aufgerundet, erhalten wir tCL 32 als Ausgangspunkt.
Für den Rest der Timings erhalten wir dann
tRCD 37
tRP 37
tRAS 37
tRFC 364
tRFCpb 252
Ich verwende hier GigaHertz, weil Giga (10^9) Nano (10^-9) ergänzt, sodass ich nicht mit 1000 multiplizieren oder dividieren muss
Ich hoffe, das ist zumindest etwas hilfreich für Sie.
