Existe esta guía: MemTestHelper/DDR4 OC Guide.md at oc-guide · integralfx/MemTestHelper
Si bien está escrito para DDR4, y las recomendaciones de sincronización específicas realmente no se aplican, el principio y el orden de ajuste de los tiempos siguen siendo los mismos (bajar un tiempo a la vez, probar la estabilidad, repetir).
Esto es lo que ha cambiado en términos de DDR5 OC en las CPU Intel:
VDD/VDDQ: 1,35 V
tCL 11 ns
tRCD 13 ns
tRP 13 ns
tRAS 13 ns
tRFC 130 ns
tRFCpb 90 ns
Tenga en cuenta que enumeré estos valores en términos de tiempo absoluto, y tendrá que multiplicarlos por la frecuencia real para obtener un tiempo sugerido.
Ejemplo: tCL en DDR5-5600
DDR5-5600 tiene una frecuencia real de 2,8 GHz
tCL se sugiere 11 ns
tCL en ticks = 11 ns * 2,8 GHz = 30,8
Redondeado hacia arriba al múltiplo de 2 más cercano, obtenemos tCL 32 como punto de partida.
Para el resto de los tiempos, entonces obtenemos
tRCD 37
tRP 37
tRAS 37
tRFC 364
tRFCpb 252
Uso GigaHertz aquí porque Giga (10^9) complementa nano (10^-9) para que no necesite multiplicar o dividir por 1000
Espero que esto sea al menos un poco útil para ti.
Si bien está escrito para DDR4, y las recomendaciones de sincronización específicas realmente no se aplican, el principio y el orden de ajuste de los tiempos siguen siendo los mismos (bajar un tiempo a la vez, probar la estabilidad, repetir).
Esto es lo que ha cambiado en términos de DDR5 OC en las CPU Intel:
- tCL debe ser un múltiplo de la relación de engranajes, en el engranaje 2 eso significa que tiene que ser un número par, mientras que el engranaje 4 significa que necesita ser un múltiplo de 4
- tRCD y tRP ahora son tiempos separados
- tREFI ahora puede funcionar hasta 262143, este es el único tiempo donde mayor = mejor.
- Los tiempos terciarios para Intel en DDR5 ahora son un mínimo de 7, en lugar de 4.
- Debido al mayor número de bancos en DDR5, los tiempos _dg tienen un impacto significativo en el rendimiento, los tiempos _sg no marcan la misma diferencia.
- tRFCpb / tRFCsb es un nuevo tiempo, que actualiza un solo banco, esto permite que la CPU aún acceda a la memoria mientras se actualizan los datos. Apretar funciona de manera similar a tRFC.
- Algunos ajustes preestablecidos de testmem5 funcionan mejor que otros, irónicamente, he descubierto que 1usmus_v3 funciona bastante bien.
- tWR está controlado por tWRPRE y tWRPDEN, si quieres una fórmula: tWR = tWRPDEN - (tCWL + 8)
- tWTR_S y tWTR_L están controlados por tWRRD_dg y tWRRD_sg respectivamente. tWRRD_dg y _sg pueden tener un impacto significativo en el rendimiento, y a menudo solo pueden apretar de 2 a 6 tics de los tiempos de stock.
VDD/VDDQ: 1,35 V
tCL 11 ns
tRCD 13 ns
tRP 13 ns
tRAS 13 ns
tRFC 130 ns
tRFCpb 90 ns
Tenga en cuenta que enumeré estos valores en términos de tiempo absoluto, y tendrá que multiplicarlos por la frecuencia real para obtener un tiempo sugerido.
Ejemplo: tCL en DDR5-5600
DDR5-5600 tiene una frecuencia real de 2,8 GHz
tCL se sugiere 11 ns
tCL en ticks = 11 ns * 2,8 GHz = 30,8
Redondeado hacia arriba al múltiplo de 2 más cercano, obtenemos tCL 32 como punto de partida.
Para el resto de los tiempos, entonces obtenemos
tRCD 37
tRP 37
tRAS 37
tRFC 364
tRFCpb 252
Uso GigaHertz aquí porque Giga (10^9) complementa nano (10^-9) para que no necesite multiplicar o dividir por 1000
Espero que esto sea al menos un poco útil para ti.
